lVHDL課程設(shè)計(jì)教學(xué)改革的論文

　　【摘要】電子通信等信息類專業(yè)注重所學(xué)理論與實(shí)踐動(dòng)手能力相結(jié)合，在VHDL課程設(shè)計(jì)教學(xué)中更應(yīng)該注重這點(diǎn)。將MAX-plusⅡ仿真引入VHDL課程設(shè)計(jì)教學(xué)中，以一個(gè)具體的二人搶答器電路設(shè)計(jì)仿真實(shí)例進(jìn)行展開，可形成理論學(xué)習(xí)與動(dòng)手實(shí)踐相結(jié)合的創(chuàng)新教學(xué)模式。該模式不僅可以使VHDL課程設(shè)計(jì)教學(xué)變得生動(dòng)靈活，更加有利于提高學(xué)生們的創(chuàng)新創(chuàng)造、動(dòng)手實(shí)踐能力，增強(qiáng)教與學(xué)之間溝通，從而提高VHDL課程設(shè)計(jì)的教學(xué)效果。

　　【關(guān)鍵詞】MAX-plusⅡ仿真；VHDL；課程設(shè)計(jì)；教學(xué)改革

　　VHDL為高速集成電路硬件描述語(yǔ)言，VHDL支持自頂向下的設(shè)計(jì)，具有系統(tǒng)硬件描述能力強(qiáng)、系統(tǒng)仿真能力強(qiáng)等特點(diǎn)。VHDL為電子通信等信息類專業(yè)的必備專業(yè)課程，與模擬/數(shù)字電路、單片機(jī)、DSP、FPGA等課程緊密聯(lián)系，是一條聯(lián)系理論學(xué)習(xí)與實(shí)踐應(yīng)用的紐帶。MAX-plusⅡ是由Altera公司開發(fā)，適合于中小規(guī)模的可編程邏輯器件的開發(fā)，操作簡(jiǎn)單，應(yīng)用廣泛。本文將MAX-plusⅡ仿真應(yīng)用于VHDL課程設(shè)計(jì)教學(xué)改革中，可使VHDL課程設(shè)計(jì)教學(xué)過(guò)程變得生動(dòng)靈活，更加有利于提高學(xué)生們的創(chuàng)新創(chuàng)造、動(dòng)手實(shí)踐能力。本文以設(shè)計(jì)一種典型的二人搶答器為例，對(duì)這種靈活的教學(xué)模式進(jìn)行了詳細(xì)的闡述。

　　1.VHDL的程序結(jié)構(gòu)

　　對(duì)于VHDL程序而言，它的完整的程序結(jié)構(gòu)包含以下幾個(gè)部分：庫(kù)、包、實(shí)體、結(jié)構(gòu)體。在VHDL程序當(dāng)中，已經(jīng)編譯好的包集合、實(shí)體、結(jié)構(gòu)體等都存放在庫(kù)中，程序當(dāng)中庫(kù)的存在，可以使編程者利用已經(jīng)編譯過(guò)的設(shè)計(jì)，這將避免重復(fù)操作，大大減小編程的工作量。實(shí)體通常是用來(lái)定義所需電路的輸入接口、輸出接口；實(shí)體定義的只是電路的輸入輸出引腳，不能具體描述電路的構(gòu)造及能實(shí)現(xiàn)的功能。實(shí)體聲明需滿足以下格式：ENTITY實(shí)體名ISPORT(端口n：端口方向端口類型)；END［實(shí)體名］；對(duì)于實(shí)體名而言，它必須與文件名保持一致，否則在編譯的時(shí)候?qū)��?huì)出現(xiàn)錯(cuò)誤；端口名是編程者對(duì)每個(gè)外部引腳設(shè)定的名稱，命名沒(méi)有特殊規(guī)定；端口方向是用來(lái)定義外部引腳的信號(hào)方向是處于輸入狀態(tài)還是輸出；結(jié)構(gòu)體通常是用來(lái)描述所需設(shè)計(jì)電路的內(nèi)部功能，結(jié)構(gòu)體的語(yǔ)法格式如下：ARCHITECRURE結(jié)構(gòu)體名OF實(shí)體名IS［聲明語(yǔ)句］BEGIN功能描述語(yǔ)句END［結(jié)構(gòu)體名］需要特別注意的是，實(shí)體和結(jié)構(gòu)體是一對(duì)多的關(guān)系，即在一定時(shí)間內(nèi)，一個(gè)實(shí)體可以對(duì)應(yīng)多個(gè)結(jié)構(gòu)體，但是，一個(gè)結(jié)構(gòu)體只能被一個(gè)實(shí)體所調(diào)用。我們可以通過(guò)配置來(lái)決定當(dāng)前使用哪一個(gè)具體的結(jié)構(gòu)體來(lái)進(jìn)行仿真。不同于實(shí)體的命名（實(shí)體名必須與聲明部分名字相同），我們可以自由選擇結(jié)構(gòu)體的命名，但是當(dāng)一個(gè)實(shí)體包含有多個(gè)結(jié)構(gòu)體時(shí)，每個(gè)結(jié)構(gòu)體之間的命名不能相同。

　　2.基于MAX-plusⅡ仿真的二人搶答器

　　搶答器是競(jìng)賽時(shí)常見儀器，它是一種簡(jiǎn)單的優(yōu)先判決器電路。當(dāng)主持人提出問(wèn)題后，2位選手可以在最短時(shí)間內(nèi)做出判斷是否搶答，決定搶答后可按下按鍵便可回答主持人所提問(wèn)題。當(dāng)2位選手中有一位按下按鍵后，顯示器電路上便顯示該選手的序號(hào)，另一位選手再按下按鍵無(wú)效。此輪答題完畢后，便可進(jìn)入下一輪搶答。圖2展示了基于MAX-plusⅡ仿真的二人搶答器的功能模塊圖和電路原理圖。在功能模塊中，搶答器有兩個(gè)輸入端口，START代表主持人信號(hào)；XUAN代表參賽選手信號(hào)，這里面包含了參賽選手1和參賽選手2；搶答器有一個(gè)輸出端，RESULT代表通過(guò)搶答器后的搶答結(jié)構(gòu)信號(hào)，它包含了參賽選手1和參賽選手2是否搶答成功的結(jié)果。另外，CLR為復(fù)位信號(hào)，CLR=0時(shí)表示系統(tǒng)復(fù)位，CLR=1時(shí)表示系統(tǒng)處于正常工作狀態(tài)。圖2為基于MAX-plusⅡ仿真得到的二人搶答器的波形仿真圖。從圖2中可以看出，當(dāng)時(shí)間處于0-20ns時(shí)，由于START=0，此時(shí)代表主持人沒(méi)有宣布開始；從20ns以后，START=1，主持人宣布開始，這以后的時(shí)間都是處于可搶答狀態(tài)。當(dāng)輸入信號(hào)為00（20ns-40ns），兩位選手都沒(méi)有搶答，輸出結(jié)果為00；當(dāng)輸入信號(hào)為01（40ns-60ns），此時(shí)1號(hào)選手沒(méi)有搶答，0號(hào)選手搶答，輸出結(jié)果為01，但是此時(shí)輸出有10ns左右的延遲。當(dāng)輸人信號(hào)為11時(shí)，輸出為10，但是出現(xiàn)了延遲和毛刺。根據(jù)以上分析，這基本實(shí)現(xiàn)了2人搶答器的功能。

　　3.基于MAX-plusⅡ的VHDL課程設(shè)計(jì)教學(xué)改革問(wèn)題

　　MAX-plusⅡ仿真為VHDL課程設(shè)計(jì)提供了極大的便利，可以利用虛擬的電路實(shí)驗(yàn)來(lái)進(jìn)行課程設(shè)計(jì)教學(xué)改革，學(xué)生在這過(guò)程中可以自由設(shè)計(jì)電路并進(jìn)行仿真，這將鍛煉學(xué)生的動(dòng)手實(shí)踐能力，激發(fā)學(xué)生們的創(chuàng)新創(chuàng)造意識(shí)，增強(qiáng)教與學(xué)的溝通，提高VHDL課程設(shè)計(jì)的教學(xué)效果。但是，有幾個(gè)問(wèn)題還是需要注意：（1）必須加強(qiáng)實(shí)驗(yàn)室的平臺(tái)建設(shè)，實(shí)驗(yàn)室不僅需要配備高性能計(jì)算機(jī)來(lái)改善硬件平臺(tái)，更加需要注意的是，需要配備適合學(xué)生使用的`VHDL硬件仿真電路箱，購(gòu)買正版MAX-plusⅡ仿真軟件。（2）開發(fā)實(shí)驗(yàn)室管理系統(tǒng)，增強(qiáng)課程設(shè)計(jì)的管理力度；加強(qiáng)考勤力度，課程設(shè)計(jì)的主戰(zhàn)場(chǎng)不是在實(shí)驗(yàn)室，而是在于學(xué)生在一定時(shí)間內(nèi)的積累，動(dòng)員學(xué)生利用自己的電腦在課余時(shí)間進(jìn)行仿真。課程設(shè)計(jì)題目需要經(jīng)常更新，杜絕學(xué)生直接不經(jīng)思考，直接在網(wǎng)上拷貝程序進(jìn)行仿真運(yùn)行的現(xiàn)象，重點(diǎn)加強(qiáng)仿真之后硬件電路實(shí)現(xiàn)的動(dòng)手能力訓(xùn)練。（3）VHDL程序規(guī)則不需要死記硬背，只需重點(diǎn)掌握常見語(yǔ)句，只有通過(guò)不斷的練習(xí)才可以積累大量的電路設(shè)計(jì)應(yīng)用經(jīng)驗(yàn)。所有的VHDL語(yǔ)句都可以用來(lái)進(jìn)行MAX-plusⅡ仿真，但是只有一部分語(yǔ)句才能用于硬件實(shí)現(xiàn)。VHDL課程設(shè)計(jì)題目設(shè)置要難度適中，所有仿真過(guò)程必須要能在VHDL硬件仿真電路箱實(shí)現(xiàn)。

　　4.結(jié)語(yǔ)

　　本文采用MAX-plusⅡ作為VHDL課程設(shè)計(jì)的仿真工具，以二人搶答器電路設(shè)計(jì)仿真為例，討論了MAX-plusⅡ仿真在VHDL課程設(shè)計(jì)教學(xué)改革中的應(yīng)用問(wèn)題。通過(guò)引入MAX-plusⅡ仿真到VHDL的虛擬實(shí)驗(yàn)輔助教學(xué)中，不僅可以提高學(xué)生開發(fā)VHDL電路的動(dòng)手實(shí)踐能力，更加有利于激發(fā)學(xué)生們的創(chuàng)新創(chuàng)造意識(shí)；這將大大增強(qiáng)教與學(xué)之間的溝通，提高VHDL課程設(shè)計(jì)的教學(xué)效果及教學(xué)質(zhì)量。

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